Digital Verification Engineer
MediaTek
HsinChu
12小时前

職缺說明

1. 使用Verilog系列語言開發類比 / 射頻電路的行為模型

2. 開發 / 維護數位驗證所需的流程

3. 運用類比 / 射頻電路的行為模型與數位電路整合進行模擬驗證系統功能.

職缺需求

熟悉 Verilog 語言

熟悉 Synopsys VCS

熟悉 Synopsys Verdi

熟悉 Perl / TCL / C 尤佳

熟悉 SystemVerilog 尤佳

熟悉 Cadence / Synopsys AMS 平台尤佳

熟悉 數位設計流程 尤佳

熟悉 SerDes 設計尤佳

分公司地點 新竹 職類

工作經驗

兩年以上工作經驗

碩士

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